如何利用最新VitisHLS提高任務級并行性？
    
			
    
				來源： 面包芯語2023-07-08 12:40:08
				
					
				
				
			
    
		
    
		
    
			　　

    (資料圖片)
    通用 C/C++ 在 CPU 上執行，因此本質上具有高度的順序性。然而，用于在 FPGA 上執行的代碼必須采用高度并行的方式架構，以便工具推斷并利用這一并行性。為 FPGA 設計 C/C++ 的重要概念是任務級并行 (TLP) 的概念。
    Vitis HLS 的概覽與新特性介紹
    討論實施 TLP 的兩大范例
    討論在 TLP 區域中用于傳遞數據的各種通道
    最后舉例說明這些概念
    無論您目前是在使用 Vitis HLS，還是想知道 Vitis HLS 是不是您下一個設計項目的理想選擇，本次網絡研討會都將重點介紹這些重要概念，幫助您更快實現 FPGA 設計目標。
    Lauren 專注于 C/C++ 高層次綜合，擁有多年利用 FPGA 實現數字信號處理算法的經驗，對 FPGA 的架構、開發工具和設計理念有深入的理解。曾發布網絡視頻課程《Vivado入門與提高》點擊率超過5萬、出版《基于FPGA的數字信號處理》《Vivado從此開始》《AMD FPGA設計優化寶典-面向Vivado》等多本FPGA相關書籍并廣受好評。
    			
    關鍵詞：
							
    
		
    
		
    責任編輯：sdnew003
    
		
		
		
    
			
    相關新聞
    
			
		
    
		
    
			
    
				
    版權與免責聲明：
    
				
    1　本網注明“來源：×××”（非商業周刊網）的作品，均轉載自其它媒體，轉載目的在于傳遞更多信息，并不代表本網贊同其觀點和對其真實性負責，本網不承擔此類稿件侵權行為的連帶責任。
    
				
     2　在本網的新聞頁面或BBS上進行跟帖或發表言論者，文責自負。
    
				
    3　相關信息并未經過本網站證實，不對您構成任何投資建議，據此操作，風險自擔。
    
				
    4　如涉及作品內容、版權等其它問題，請在30日內同本網聯系。